Architektura procesora cechująca się wieloma potokami wykonawczymi to:

Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:

Który z poniższych interfejsów cechuje równoległa transmisja danych?

Które z podanych cech nie dotyczą architektury RISC?

Jaka jest wynikowa pojemność macierzy RAID 1 zbudowanej z trzech dysków o pojemności 3 TB każdy?

Gęstość zapisu danych na dysku twardym zależy od:

Który z podanych interfejsów komunikacyjnych cechuje szeregowa transmisja danych?

Który opis charakteryzuje dostęp bezpośredni do pamięci?

Jaka jest wynikowa pojemność macierzy RAID 10 zbudowanej z czterech dysków o pojemności 2 TB każdy?

Interfejs RS-232 jest standardem przesyłania danych wykorzystującym:

Architektura procesora cechująca się znaczną liczbą złożonych rozkazów to:

Parametr MTBF dysku twardego charakteryzuje:

Architektura systemu komputerowego, w którym dane są przechowywane w odrębnej pamięci niż kod programu, to architektura:

Podczas zmiany stanu sygnału CAS z nieaktywnego (wysoki) na aktywny (niski) układ pamięci DRAM:

Mechanizm przerwań jest wykorzystywany w systemie komputerowym do:

Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:

Uszereguj fazy wykonywania rozkazu w kolejności od realizowanej najwcześniej do realizowanej najpóźniej.

Architektura procesora pozwalająca na wykonywanie w jednym cyklu zegarowym więcej niż jednego rozkazu to:

Architektura systemu komputerowego, w którym dane są przechowywane w tej samej pamięci co kod programu, to architektura:

Jaka najmniejsza liczba dysków jest potrzebna do zbudowania macierzy RAID 10 (RAID 0+1, RAID 1+0)?

W trakcie przesyłania danych w trybie bezpośredniego dostępu do pamięci (DMA):

Magistrala przeznaczona do wymiany informacji między układami z otoczenia procesora (ang. chipsets) to:

Odmiana magistrali rozszerzającej przeznaczona do obsługi urządzeń wymagających bardzo szybkiej transmisji danych to:

Cechą charakterystyczną architektury RISC jest:

Większa szybkość transmisji danych w trybie DMA w stosunku do jej programowej realizacji przez procesor jest wynikiem:

Przedstawiony na poniższym rysunku cykl dostępu do pamięci przedstawia:

Pamięć typu DDR/DDR2/DDR3:

Jednym z zadań realizowanych przez układ sterowania magistralami (BIU) jest:

Jaka jest wynikowa pojemność macierzy RAID 5 zbudowanej z trzech dysków o pojemności 2 TB każdy?

Jaka jest wynikowa pojemność macierzy RAID 0 zbudowanej z trzech dysków o pojemności 2 TB każdy?

Parametrami określającymi fizyczny adres danych na dysku twardym są:

Podczas zmiany stanu sygnału RAS z nieaktywnego (wysoki) na aktywny (niski) układ pamięci DRAM:

Pamięć typu SDRAM jest:

Pamięć stała, którą można wielokrotnie kasować promieniami ultrafioletowymi, a następnie ponownie programować jest pamięcią typu:

Wykonywanie przez procesor operacji AND na liczbach całkowitych jest realizowane w:

Pamięć, której sygnały sterujące są synchronizowane przebiegiem zegarowym, zbudowana z naprzemiennie adresowanych banków i obwodu autonomicznego odświeżania to:

Podstawowym miejscem w procesorze służącym do przechowywania argumentów i wyników wykonania rozkazów jest:

Każdy wiersz pamięci operacyjnej ma swoją stałą lokalizację w pamięci podręcznej jest cechą charakterystyczną odwzorowania:

Architektura systemu z pamięcią podręczną, w której możliwe jest taktowanie lokalnej magistrali pamięciowej niższą częstotliwością niż magistrali systemowej, to:

Który opis charakteryzuje dostęp swobodny do pamięci?

Komunikacja między podstawowymi elementami funkcjonalnymi komputera jest realizowana za pomocą:

Ustalenie efektywnych adresów argumentów rozkazu (jeśli jest to wymagane) jest realizowane w fazie:

Zastąpienie cyklicznego sprawdzania przez procesor stanu urządzenia wejścia-wyjścia mechanizmem przerwań umożliwia:

Cechą charakterystyczną architektury potokowej jest:

Układ pamięci DRAM o M wejściach adresowych pozwala na maksymalne zaadresowanie:

Podstawowymi elementami funkcjonalnymi komputera są:

Zadaniem rejestrów ogólnego przeznaczenia jest:

O tym czy układ pamięci RAM realizuje operację odczytu decyduje:

Architektura procesora cechująca się ograniczoną liczbą rozkazów to:

Która z podanych strategii zapewniania spójności pamięci podręcznej procesora jest najbardziej efektywna: